金属所中大国科大辽宁材料实验室山西大学牵头12家单位合作成就一篇Nature!

来源：上海五星体育手机免费直播    发布时间：2024-11-01 13:16:18

  以题为“Van der Waals polarity-engineered 3D integration of 2D complementary logic”，发表重磅Nature论文， 第一作者为 中科院金属所通过将过渡金属二硫化物（例如MoS2）置于范德华(vdW)反铁磁绝缘体氧化铬(CrOCl)之上，MoS2中的载流子极性能够最终靠强vdW界面耦合轻松地从n型重新配置为p型室温空穴迁移率高达约425 cm2 V−1 s−1、开/关比达到106且空气稳定性能超过一年的晶体管。垂直构造的互补逻辑，包括具有6个vdW层的反相器、具有14个vdW层的NAND和具有14个vdW层的SRAM。本文对具有和不具有范德华插入的极性设计的p型和n型二维半导体通道的发现对各种材料都是稳健和通用的，因此可能为未来基于二维逻辑门的三维垂直集成电路带来启示。

  该篇工作的理论基础是通过模拟MoS2和CrOCl之间的相互作用奠定的。密度泛函理论(DFT)计算表明，这些材料之间的界面耦合会导致显着的电荷转移，将天然n型MoS2转化为p型半导体。这种极性反转归因于电荷从MoS2转移到CrOCl，以及CrOCl表面态的电子-电子相互作用。计算表明，这种效应在不同的过渡金属二硫属化物(TMD)中都很强大，使其成为二维半导体掺杂的通用策略。图1a展示了半导体微缩从平面FET到FinFET和环栅(GAA)FET的演变，突出显示vdW技术向垂直微缩的转变。原始MoS2的分子结构和轻微电子掺杂后的电荷密度分布如图1b所示，图1c描绘了原始MoS2的n型性质，其费米能级接近导带最小值(CBM)。负电场下MoS2-CrOCl的能带排列图，表明p型MoS2的实现（图1d，e）。

  实验表征证实了理论预测。使用干转移方法将MoS2薄片与CrOCl连接，所得异质结构表现出明显的p型行为。电测量表明高空穴迁移率(~425 cm²/V·s)和出色的开/关比(10⁶)。开尔文探针力显微镜(KPFM)和拉曼光谱进一步证实了p掺杂效应，分别显示出表面电势和拉曼模式的一致变化。这些发现凸显了vdW界面耦合方法的有效性与稳定性。

  在成功掺杂MoS2的基础上，研究人员开发了集成n型和p型晶体管的垂直堆叠CFET。图2a表明MoS2-CrOCl FET的Ids与Vbg，显示典型的p型行为。插图显示了FET的光学显微照片。h-BN上原始MoS2FET的场效应曲线b）。垂直堆叠 MoS2 互补逻辑逆变器的SEM图像如图2c所示。

  这些器件被称为VIP-FET（垂直反向极化场效应晶体管），在集成密度和电气性能方面表现出显着的优势。例如，不同电源电压下垂直堆叠2D CFET逆变器的输出电压Vout与输入电压Vin的关系如图2d所示。垂直堆叠的反相器表现出清晰的信号反转和高电压增益，凸显了该技术在高密度3D逻辑电路中的潜力。图2f对最先进的p型MoS2 FET在开/关比和空穴迁移率方面的性能进行了比较。

  该研究通过构建具有多达14个vdW层的复杂3D逻辑电路，突破了垂直集成的界限，图3a显示了具有14 个vdW层的3D垂直SRAM原理图。示例包括4晶体管SRAM(4T-SRAM)和4晶体管NAND门（图3b）。扫描透射电子显微镜(STEM)和电子能量损失光谱(EELS)提供多层结构的详细图像，确认层间精确且干净的界面。电气测试验证了这些3D逻辑门的功能，显示出强大的性能和稳定的运行。

  本文工作中展示的CFET的垂直自由排列原则上可以扩展到任何3D集成电路中。例如，通过重新布线垂直堆叠的四个晶体管，也能轻松实现具有14个vdW层的SRAM的功能，如图4c、d所示。为了显示普适性，图4e显示了p型MoS2和MoSe2的场效应曲线f、g说明了典型器件的输出性能特征和通道长度的影响。界面耦合诱导的p掺杂和由此产生的VIP-FET是本研究发明的关键技术，从概念上讲适用于未来2D半导体互补金属氧化物半导体电路的垂直缩放。为了直观地展示设想的图像，作者并排比较了基于平面FET、CFET和VIP-FET架构的4T-SRAM设备（如图4h-j中的SEM图像所示）与图4k-m中的技术图示。显然，它们的覆盖区尺寸依次从4个单位面积减小到1个单位面积，z维累积从3个vdW层到14个vdW层。因此，作者可以期待未来2DVIP-FET的3D集成，如图4n所示。尽管有很有趣的p掺杂TMD替代方法，但这却是该技术最显著的特征。

  本文报告了一种简便、稳定的2D半导体p型掺杂策略，从而方便获得与垂直集成兼容的互补FET。研究表明，通过将TMD（MoS2、WSe2和MoSe2）堆叠到vdW绝缘体CrOCl上，可以轻松又有效地将主要载流子类型从电子调制为空穴。第一性原理计算进一步表明，这种行为可能源于强的vdW界面耦合。这表明栅极可调能带排列、电荷转移和e-e相互作用的协同效应，这可能和半导体TMD的传统p型掺杂策略有本质上的不同。有必要注意一下的是，类似的机制已经导致石墨烯-CrOCl系统中先前报道的许多奇异量子电子态。基于此方法制备的场效应晶体管表现出优异的电性能，开/关比达到106，提取的室温空穴迁移率在MoS2中达到425 cm2 V−1 s−1，具有非常出色的长期空气稳定性。此外，基于该掺杂方法，实现了先进的3D逻辑电路，例如具有6个vdW层的垂直构造的反相器、具有14个vdW层的NAND和具有14个vdW层的SRAM，证实了vdW界面耦合诱导p型掺杂可能是未来垂直缩放设计的有效策略，以实现先进逻辑电路的超高3D集成。

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